Cadence、TSMCの16nm FinFET Plusプロセス向けIPポートフォリオを発表

Cadence Design Systemsは9月26日(現地時間)、TSMC 16nm FinFET Plus(16FF+)プロセス向けにIPポートフォリオを発表した。

16FF+プロセス向けのIPを活用することで、16FFプロセスと比較して、同じ消費電力で15%の周波数の向上、もしくは同じ周波数で30%の消費電力の低減を図ることができる。また、16FF+プロセス向けに同社が開発中のIPポートフォリオには、最先端SoCデザインの開発で最も重要な、メモリ、ストレージおよびインターコネクト標準向けの高速プロトコルIPが複数含まれており、シリコンでテスト済みのIPとして2014年第4四半期から提供が開始される予定。