Cadence、TSMCの16nm FinFETプロセスでDDR4 PHY IPを提供開始

Cadence Design Systemsは5月19日(米国時間)、TSMCの16nm FinFETプロセスで、DDR4 PHY IPの提供を開始したと発表した。

16nm技術とCadenceのアーキテクチャの組み合わせにより、3200MbpsというDDR4標準の最高性能を引き出すことができるようになる。同技術を使うことにより、サーバ、ネットワークスイッチ、ストレージファブリックや高メモリ帯域を必要とするSoCなどにCadenceのDDR4 PHY IPを組み込んで設計することができる。

CadenceのDDR4 PHY IPは、CRC(巡回冗長検査)やDBI(データバス反転)のようなRAS(信頼性、可用性、保守性)機能をサポートしたアンバッファードデュアルインラインメモリモジュール(UDIMM)/レジスタードデュアルインラインメモリモジュール(RDIMM)に対応する。今回発表されたDDR4 PHY IPは、デューティサイクルひずみを最小化する4Xクロッキング、ノイズ耐性を向上させるマルチバンド電源アイソレーション、さらにスルーレート制御を装備したI/Oなどの革新的アーキテクチャを実装している。