imecとCadence、共同で業界初の5nmテストチップのテープアウトを完了

ベルギーの独立系半導体・ナノテク研究機関であるimecと米国のEDAベンダCadence Design Systemsは10月7日(現地時間)、世界半導体業界ではじめて、5nmテストチップのテープアウトを完了したと発表した。EUV(波長13.5nm)リソグラフィと自己整合4重パターニング(Self-Aligned Quadruple Patterning:SAQP) ArF(波長193nm)液浸リソグラフィを併用することを前提にパターン設計されている。

imecは、Cadenceの最新型配置配線ツール「Innovus Implementation System」を用いて消費電力・性能・および専有面積(Power/Performance/Area:PPA)を最適化している。メタル・ピッチは従来の32nmから24nmへ縮小し、パターニングの限界を押し下げている。

imecのプロセス開発担当シニア・バイス・プレジデント、Ann Steegen氏は「Cadenceとの協業により、テープアウトに必要な技術を共同開発し、5nmおよびそれ以下の寸法の世界で最も微細化されたパターンを含むテストチップを開発できた。