ARM TechCon 2015に見る最新プロセス技術の動向 - TSMC、Samsung、GLOBALFOUNDRIESまで

もっとも実際にはそこまで高密度化できない(特に配線層の制約が大きい)のだが、それでも大雑把に言って密度を倍にできるとしている。また先にLeakage、つまりStatic Powerの削減が成し遂げられるという話はあったが、Dynamic Powerもおおむね37%削減できるとしている(Photo06)。

とまぁここまでは良い事尽くめの話なのだが、ここから先は面倒な話が出てくる。10nmの設計は基本的にはevolution、つまり16nmの延長線上にある(Photo07)というのだが、IR drop(配線抵抗と電流の積、つまり消費電流)が非常にクリティカルになるという。

またDRC(Design Rule Check)のルール数も着実に積みあがっており、設計が壮絶に難しくなることが示されている。この設計のための指針がこちら(Photo08)なのだが、さらっととんでもないことが書いてある。これについては後で別の例が出てくるのでその折に触れるが、とりあえず設計はできても、そこから最適化に果てしない時間が掛かる(か、猛烈なコストが掛かる)という話である。

そのDesign Considerationはいくつか挙げられているのだが、先のPower Gridまわりで言えばPhoto09のような話がある。