ARM TechCon 2015に見る最新プロセス技術の動向 - TSMC、Samsung、GLOBALFOUNDRIESまで

これは最適化しないPower Gridと最適化したものでは、同じ動作周波数でもエリアサイズが変わるというもので、Cortex-A9の場合に何も考えずに設計するとエリアサイズが1割ほど大きくなるという結果が出ている。もっと複雑な最近の回路では、もう少し差が大きくなるかもしれない。

配線層だが、10FFではPhoto10のような形になるそうである。最終的に配線層がどの程度になるかは設計次第だが、さらに層数が増える事は間違いない。余談ながら、10FFの場合M1～M3の構築にはDouble Patterningが必須となるそうだ。

○10nm世代で必要とされる"Coloring"

さて、10FFでもう一つ、今度はARMとCadenceによるスライドを簡単に紹介する。P&R(Place and Routing)に関して、28nm世代からDouble Patterningが必須になったが、10nm世代ではもうDouble Patterningでは限界ということで、Triple Patterningが必須になった。この結果として、新たにColoringと呼ばれる概念が導入されることになった(Photo11)。