いかにしてimecとCadenceは5nmのテストチップをテープアウトしたのか? - imecの設計担当者に聞く

既報の通り、ベルギーimecとEDAベンダであるCadence Design Systemsは5nmプロセスを用いたテストチップの設計を完了した(テープアウト)。2015年10月時点で最先端プロセスとなる5nmのテープアウトはいかにして実現されたのか、imecで5nmテストチップの設計を担当しているプリンシプル・エンジニアのPraveen Raghavan氏(写真)にインタビューする機会を得たので、詳細をお届けしたい。

――具体的的にEUVリソグラフィとArFリソグラフィはどのように使い分けるつもりか?

次のような3通りの方法を試そうと思っている。

SAQP(自己整合4重露光) 193i(波長193nmのArF液浸リソグラフィ)でライン・パターンを形成し、カットマスク・パターンやビアはEUVリソグラフィを用いてて1回露光でパターニングする。
SAQP 193iでライン・パターンを形成し、カットマスク・パターンやヴィア形成には193iの多重露光を用いる。
ラインもビアもすべてEUVリソグラフィだけでパターニングする。SAQPを用いないので、カットマスクは必要ない。

――テストチップは具体的に何か?

マイクロプロセッサとそのためのTEGだ。