いかにしてimecとCadenceは5nmのテストチップをテープアウトしたのか? - imecの設計担当者に聞く

――用いたEDAツールは?

Cadenceの「Innovus Implementation System」という最新型の配置配線ツールを用いて、5nmに向けてデザインルール、ライブラリ、配置配線技術をCadenceと一緒に最適化した。

SoC開発者がInnovus Implementation Systemを用いて設計すると最適なPPA(Power/Performance/Area:消費電力・性能・および専有面積)が得られると同時にTTM(Time To Market)を加速できる。大規模並列処理アーキテクチャにより、従来のツールに比べてPPAが1～2割改善され、フロー全体で実行速度を高速化しながら大きな回路規模への対応を実現できるフィジカル・インプリメンテ―ション、システムだ。

――ニュースリリースに添付されている図面は何か?

9トラック・ライブラリを使ったM2(最下段から数えて2番目のCuメタル層)の配置配線例だ。M2は下から2番目のメタル層だが、最初のルーチンなメタル層である。M1はタングステンのコンタクト層が含まれていて複雑で、ルーチンなパターンではない。図の中で、規則的に並んだ赤い横線がM2のラインで、色付けされたさまざまな縦のバ―はカットマスク・パターンである。