富士通研、CPU間の大容量伝送に向けて多並列化が可能な光送受信回路を開発

そこで今回、リタイマ回路間の相互干渉を低減し、0.25mm間隔で配置可能な回路を実現したという。具体的には、挙動が複雑であり、これまで明確化されていなかった発振回路のコイル間の相互干渉を定式化し、それを回路シミュレータに組み込むことで、リタイマ回路に与える動作ノイズの影響をシミュレーションにより数値化した。さらに、シミュレーションのモデルに対して、コイルの相互干渉の影響が小さくなる約10個の設計パラメータを抽出し、各パラメータを変更して最適な値を算出した。これにより、リタイマ回路間の干渉による変動に追従可能な速度で電流の増幅量を調整するゲイン調整回路を開発した。これらの技術を用いて、リタイマ回路のピッチを従来の0.5mm以上から0.25mmまで縮小することに成功し、光送受信回路を構成する光素子、光素子の駆動回路、リタイマを同ピッチで配置することが可能となり、光送受信回路の多並列化を実現した。

そして、タイマ回路を集積化した光送受信回路と光素子を4組並列動作させる実験では、100Gbpsの伝送を確認した。同技術により、リタイマ回路と光素子が小型化され、高密度の光インターコネクトが実現できる。